`timescale 1ns/1ps
module clk_test_tb();
reg sys_clk;
wire clk_out_10n;
wire clk_out_25m;
wire clk_out_50m;
wire clk_out_76m;
wire clk_out_100m;

clock_test Myclock
(
.clk_in_50m(sys_clk),
.clk_out_10m(clk_out_10m),
.clk_out_25m(clk_out_25m),
.clk_out_50m(clk_out_50m),
.clk_out_75m(clk_out_75m)
);

initial begin
  sys_clk = 1'b0;
end

always #10 sys_clk = ~sys_clk;

endmodule

